RM0316-STM32F303xB-C-D-E-303x6-8-328x8-358xC-398xE

Introduction

This reference manual targets application developers. It provides complete information on how to use the STM32F303xB/C/D/E, STM32F303x6/x8, STM32F328x8, STM32F358xC and STM32F398xE microcontroller memory and peripherals. The STM32F303xB/C/D/E, STM32F303x6/x8, STM32F328x8, STM32F358xC and STM32F398xE devices are referred to as STM32F3xx throughout the document, unless otherwise specified.

The STM32F3xx is a family of microcontrollers with different memory sizes, packages, and peripherals.

For ordering information, mechanical and electrical device characteristics refer to the relevant datasheets.

For information on the Arm ® Cortex ® -M4 core with FPU, please refer to the STM32F3xx/STM32F4xx programming manual (PM0214).

STM32 microcontrollers include STMicroelectronics state-of-the-art patented technology.

Contents

4.3.2Write protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 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8.3.17From HSE, HSI, LSE, LSI, MCO, RTC to TIM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 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10 Flexible static memory controller (FSMC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170

11 General-purpose I/Os (GPIO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230

11.3.1General-purpose I/O (GPIO) ....................................233
11.3.2I/O pin alternate function multiplexer and mapping ....................233
11.3.3I/O port control registers .......................................234
11.3.4I/O port data registers .........................................234
11.3.5I/O data bitwise handling .......................................234
11.3.6GPIO locking mechanism .......................................235
11.3.7I/O alternate function input/output .................................235
11.3.8External interrupt/wake-up lines ...................................235
11.3.9Input configuration ............................................235
11.3.10Output configuration ...........................................236
11.3.11Alternate function configuration ...................................237
11.3.12Analog configuration ...........................................238
11.3.13Using the HSE or LSE oscillator pins as GPIOs .......................239
11.3.14Using the GPIO pins in the RTC supply domain .......................239
11.4GPIO registers ...............................................240
11.4.1GPIO port mode register (GPIOx_MODER)
(x =A to H) .................................................		240
11.4.2GPIO port output type register (GPIOx_OTYPER)
(x = A to H) .................................................		240
11.4.3GPIO port output speed register (GPIOx_OSPEEDR)
(x = A to H) .................................................		241
11.4.4GPIO port pull-up/pull-down register (GPIOx_PUPDR)
(x = A to H) .................................................		241
11.4.5GPIO port input data register (GPIOx_IDR)
(x = A to H) .................................................		242
11.4.6GPIO port output data register (GPIOx_ODR)
(x = A to H) .................................................		242
11.4.7GPIO port bit set/reset register (GPIOx_BSRR)
(x = A to H) .................................................		243
11.4.8GPIO port configuration lock register (GPIOx_LCKR) ...................243
11.4.9GPIO alternate function low register (GPIOx_AFRL)
(x = A to H) .................................................		244
11.4.10GPIO alternate function high register (GPIOx_AFRH)
(x = A to H) .................................................		245
11.4.11GPIO port bit reset register (GPIOx_BRR) (x = A to H) .................245
11.4.12GPIO register map ............................................246
12System configuration controller (SYSCFG) ........................248
12.1SYSCFG registers ............................................248
12.1.1SYSCFG configuration register 1 (SYSCFG_CFGR1) ...................248
14.1Nested vectored interrupt controller (NVIC) . . . . .291
14.1.1NVIC main features . . . . .291
14.1.2SysTick calibration value register . . . . .291
14.1.3Interrupt and exception vectors . . . . .291
14.2Extended interrupts and events controller (EXTI) . . . . .298
14.2.1Main features . . . . .298
14.2.2Block diagram . . . . .299
14.2.3Wake-up event management . . . . .299
14.2.4Asynchronous Internal Interrupts . . . . .299
14.2.5Functional description . . . . .300
14.2.6External and internal interrupt/event line mapping . . . . .301
14.3EXTI registers . . . . .303
14.3.1Interrupt mask register (EXTI_IMR1) . . . . .303
14.3.2Event mask register (EXTI_EMR1) . . . . .303
14.3.3Rising trigger selection register (EXTI_RTSR1) . . . . .304
14.3.4Falling trigger selection register (EXTI_FTSR1) . . . . .304
14.3.5Software interrupt event register (EXTI_SWIER1) . . . . .305
14.3.6Pending register (EXTI_PR1) . . . . .305
14.3.7Interrupt mask register (EXTI_IMR2) . . . . .306
14.3.8Event mask register (EXTI_EMR2) . . . . .306
14.3.9Rising trigger selection register (EXTI_RTSR2) . . . . .307
14.3.10Falling trigger selection register (EXTI_FTSR2) . . . . .307
14.3.11Software interrupt event register (EXTI_SWIER2) . . . . .308
14.3.12Pending register (EXTI_PR2) . . . . .308
14.3.13EXTI register map . . . . .308
15Analog-to-digital converters (ADC) . . . . .310
15.1Introduction . . . . .310
15.2ADC main features . . . . .311
15.3ADC functional description . . . . .314
15.3.1ADC block diagram . . . . .314
15.3.2Pins and internal signals . . . . .315
15.3.3Clocks . . . . .316
15.3.4ADC1/2 and ADC3/4 connectivity . . . . .318
15.3.5Slave AHB interface . . . . .321
15.3.6ADC voltage regulator (ADVREGEN) . . . . .321
15.3.7Single-ended and differential input channels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .321
15.3.8Calibration (ADCAL, ADCALDIF, ADCx_CALFACT) . . . . . . . . . . . . . . . . . . . . . . . . .322
15.3.9ADC on-off control (ADEN, ADDIS, ADRDY) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .325
15.3.10Constraints when writing the ADC control bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . .326
15.3.11Channel selection (SQRx, JSQRx) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .326
15.3.12Channel-wise programmable sampling time (SMPR1, SMPR2) . . . . . . . . . . . . . .327
15.3.13Single conversion mode (CONT=0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .328
15.3.14Continuous conversion mode (CONT=1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .328
15.3.15Starting conversions (ADSTART, JADSTART) . . . . . . . . . . . . . . . . . . . . . . . . . . . .329
15.3.16Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .330
15.3.17Stopping an ongoing conversion (ADSTP, JADSTP) . . . . . . . . . . . . . . . . . . . . . . .330
15.3.18Conversion on external trigger and trigger polarity (EXTSEL, EXTEN,
JEXTSEL, JEXTEN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .		332
15.3.19Injected channel management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .336
15.3.20Discontinuous mode (DISCEN, DISCNUM, JDISCEN) . . . . . . . . . . . . . . . . . . . . .337
15.3.21Queue of context for injected conversions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .339
15.3.22Programmable resolution (RES) - fast conversion mode . . . . . . . . . . . . . . . . . . .347
15.3.23End of conversion, end of sampling phase (EOC, JEOC, EOSMP) . . . . . . . . . .347
15.3.24End of conversion sequence (EOS, JEOS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .347
15.3.25Timing diagrams example (single/continuous modes,
hardware/software triggers) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .		348
15.3.26Data management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .349
15.3.27Dynamic low-power features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .355
15.3.28Analog window watchdog (AWD1EN, JAWD1EN, AWD1SGL,
AWD1CH, AWD2CH, AWD3CH, AWD_HTx, AWD_LTx, AWDx) . . . . . . . . . . . . .		360
15.3.29Dual ADC modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .364
15.3.30Temperature sensor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .377
15.3.31VBAT supply monitoring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .379
15.3.32Monitoring the internal voltage reference . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .380
15.4ADC interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .382
15.5ADC registers (for each ADC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .383
15.5.1ADC interrupt and status register (ADCx_ISR, x=1..4) . . . . . . . . . . . . . . . . . . . .383
15.5.2ADC interrupt enable register (ADCx_IER, x=1..4) . . . . . . . . . . . . . . . . . . . . . . .385
15.5.3ADC control register (ADCx_CR, x=1..4) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .387
15.5.4ADC configuration register (ADCx_CFGR, x=1..4) . . . . . . . . . . . . . . . . . . . . . . .390
15.5.5ADC sample time register 1 (ADCx_SMPR1, x=1..4) . . . . . . . . . . . . . . . . . . . . .394
15.5.6ADC sample time register 2 (ADCx_SMPR2, x=1..4) . . . . . . . . . . . . . . . . . . . . .396
15.5.7ADC watchdog threshold register 1 (ADCx_TR1, x=1..4) . . . . . . . . . . . . . . . . .396
15.5.8ADC watchdog threshold register 2 (ADCx_TR2, x = 1..4) . . . . . . . . .397
15.5.9ADC watchdog threshold register 3 (ADCx_TR3, x=1..4) . . . . . . . . .398
15.5.10ADC regular sequence register 1 (ADCx_SQR1, x=1..4) . . . . . . . . .399
15.5.11ADC regular sequence register 2 (ADCx_SQR2, x=1..4) . . . . . . . . .400
15.5.12ADC regular sequence register 3 (ADCx_SQR3, x=1..4) . . . . . . . . .402
15.5.13ADC regular sequence register 4 (ADCx_SQR4, x=1..4) . . . . . . . . .403
15.5.14ADC regular Data Register (ADCx_DR, x=1..4) . . . . . . . . . . . . . . .404
15.5.15ADC injected sequence register (ADCx_JSQR, x=1..4) . . . . . . . . .405
15.5.16ADC offset register (ADCx_OFRy, x=1..4) (y=1..4) . . . . . . . . . . . . .407
15.5.17ADC injected data register (ADCx_JDRy, x=1..4, y= 1..4) . . . . . . . .408
15.5.18ADC Analog Watchdog 2 Configuration Register (ADCx_AWD2CR, x=1..4) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .408
15.5.19ADC Analog Watchdog 3 Configuration Register (ADCx_AWD3CR, x=1..4) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .409
15.5.20ADC Differential Mode Selection Register (ADCx_DIFSEL, x=1..4) . .409
15.5.21ADC Calibration Factors (ADCx_CALFACT, x=1..4) . . . . . . . . . . . .410
15.6ADC common registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .411
15.6.1ADC Common status register (ADCx_CSR, x=12 or 34) . . . . . . . . .411
15.6.2ADC common control register (ADCx_CCR, x=12 or 34) . . . . . . . . .413
15.6.3ADC common regular data register for dual mode (ADCx_CDR, x=12 or 34) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .416
15.7ADC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .416
16Digital-to-analog converter (DAC1 and DAC2) . . . . . . . . . . . . . . . .420
16.1Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .420
16.2DAC1/2 main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .420
16.3DAC output buffer enable/DAC output switch . . . . . . . . . . . . . . . . . .422
16.4DAC channel enable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .423
16.5Single mode functional description . . . . . . . . . . . . . . . . . . . . . . . . . . .423
16.5.1DAC data format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .423
16.5.2DAC channel conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .424
16.5.3DAC output voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .425
16.5.4DAC trigger selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .425
16.6Dual-mode functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . .426
16.6.1DAC data format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .426
16.6.2DAC channel conversion in dual mode . . . . . . . . . . . . . . . . . . . . . .427
16.6.3Description of dual conversion modes . . . . . . . . . . . . . . . . . . . . . . .427
17.3.5Hysteresis (on STM32F303xB/C and STM32F358xC only) . . . . .451
17.3.6Comparator output blanking function . . . . .451
17.3.7Power mode (STM32F303xB/C and STM32F358xC only) . . . . .452
17.4COMP interrupts . . . . .452
17.5COMP registers . . . . .452
17.5.1COMP1 control and status register (COMP1_CSR) . . . . .452
17.5.2COMP2 control and status register (COMP2_CSR) . . . . .455
17.5.3COMP3 control and status register (COMP3_CSR) . . . . .457
17.5.4COMP4 control and status register (COMP4_CSR) . . . . .460
17.5.5COMP5 control and status register (COMP5_CSR) . . . . .462
17.5.6COMP6 control and status register (COMP6_CSR) . . . . .465
17.5.7COMP7 control and status register (COMP7_CSR) . . . . .467
17.5.8COMP register map . . . . .470
18Operational amplifier (OPAMP) . . . . .472
18.1OPAMP introduction . . . . .472
18.2OPAMP main features . . . . .472
18.3OPAMP functional description . . . . .472
18.3.1General description . . . . .472
18.3.2Clock . . . . .473
18.3.3Operational amplifiers and comparators interconnections . . . . .474
18.3.4Using the OPAMP outputs as ADC inputs . . . . .476
18.3.5Calibration . . . . .476
18.3.6Timer controlled Multiplexer mode . . . . .477
18.3.7OPAMP modes . . . . .478
18.4OPAMP registers . . . . .482
18.4.1OPAMP1 control register (OPAMP1_CSR) . . . . .482
18.4.2OPAMP2 control register (OPAMP2_CSR) . . . . .484
18.4.3OPAMP3 control register (OPAMP3_CSR) . . . . .486
18.4.4OPAMP4 control register (OPAMP4_CSR) . . . . .489
18.4.5OPAMP register map . . . . .492
19Touch sensing controller (TSC) . . . . .493
19.1Introduction . . . . .493
19.2TSC main features . . . . .493
19.3TSC functional description . . . . .494
19.3.1TSC block diagram . . . . .494
19.3.2Surface charge transfer acquisition overview . . . . .494
19.3.3Reset and clocks . . . . .497
19.3.4Charge transfer acquisition sequence . . . . .497
19.3.5Spread spectrum feature . . . . .499
19.3.6Max count error . . . . .499
19.3.7Sampling capacitor I/O and channel I/O mode selection . . . . .500
19.3.8Acquisition mode . . . . .501
19.3.9I/O hysteresis and analog switch control . . . . .501
19.4TSC low-power modes . . . . .502
19.5TSC interrupts . . . . .502
19.6TSC registers . . . . .502
19.6.1TSC control register (TSC_CR) . . . . .502
19.6.2TSC interrupt enable register (TSC_IER) . . . . .505
19.6.3TSC interrupt clear register (TSC_ICR) . . . . .506
19.6.4TSC interrupt status register (TSC_ISR) . . . . .506
19.6.5TSC I/O hysteresis control register (TSC_IOHCR) . . . . .507
19.6.6TSC I/O analog switch control register
(TSC_IOASCR) . . . . .		507
19.6.7TSC I/O sampling control register (TSC_IOSCR) . . . . .508
19.6.8TSC I/O channel control register (TSC_IOCCR) . . . . .508
19.6.9TSC I/O group control status register (TSC_IOGCSR) . . . . .509
19.6.10TSC I/O group x counter register (TSC_IOGxCR) . . . . .509
19.6.11TSC register map . . . . .510
20Advanced-control timers (TIM1/TIM8/TIM20) . . . . .512
20.1TIM1/TIM8/TIM20 introduction . . . . .512
20.2TIM1/TIM8/TIM20 main features . . . . .512
20.3TIM1/TIM8/TIM20 functional description . . . . .515
20.3.1Time-base unit . . . . .515
20.3.2Counter modes . . . . .517
20.3.3Repetition counter . . . . .528
20.3.4External trigger input . . . . .530
20.3.5Clock selection . . . . .531
20.3.6Capture/compare channels . . . . .535
20.3.7Input capture mode . . . . .538
20.3.8PWM input mode . . . . .539
20.3.9Forced output mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 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21 General-purpose timers (TIM2/TIM3/TIM4) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 608

21.3.11Combined PWM mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 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22Basic timers (TIM6/TIM7)678
22.1TIM6/TIM7 introduction678
22.2TIM6/TIM7 main features678
22.3TIM6/TIM7 functional description679
22.3.1Time-base unit679
22.3.2Counting mode681
22.3.3UIF bit remapping684
22.3.4Clock source684
22.3.5Debug mode685
22.4TIM6/TIM7 registers685
22.4.1TIMx control register 1 (TIMx_CR1)(x = 6 to 7)685
22.4.2TIMx control register 2 (TIMx_CR2)(x = 6 to 7)687
22.4.3TIMx DMA/Interrupt enable register (TIMx_DIER)(x = 6 to 7)687
22.4.4TIMx status register (TIMx_SR)(x = 6 to 7)688
22.4.5TIMx event generation register (TIMx_EGR)(x = 6 to 7)688
22.4.6TIMx counter (TIMx_CNT)(x = 6 to 7)688
22.4.7TIMx prescaler (TIMx_PSC)(x = 6 to 7)689
22.4.8TIMx auto-reload register (TIMx_ARR)(x = 6 to 7)689
22.4.9TIMx register map690
23General-purpose timers (TIM15/TIM16/TIM17)691
23.1TIM15/TIM16/TIM17 introduction691
23.2TIM15 main features691
23.3TIM16/TIM17 main features692
23.4TIM15/TIM16/TIM17 functional description695
23.4.1Time-base unit695
23.4.2Counter modes697
23.4.3Repetition counter701
23.4.4Clock selection702
23.4.5Capture/compare channels704
23.4.6Input capture mode706
23.4.7PWM input mode (only for TIM15)707
23.4.8Forced output mode708
23.4.9Output compare mode709
23.4.10PWM mode710
23.4.11Combined PWM mode (TIM15 only)711
23.4.12Complementary outputs and dead-time insertion . . . . . . . . . . . . . . . . . . . . . . . . .712
23.4.13Using the break function . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .714
23.4.146-step PWM generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .718
23.4.15One-pulse mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .719
23.4.16Retriggerable one pulse mode (TIM15 only) . . . . . . . . . . . . . . . . . . . . . . . . . . . . .720
23.4.17UIF bit remapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .721
23.4.18Timer input XOR function (TIM15 only) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .722
23.4.19External trigger synchronization (TIM15 only) . . . . . . . . . . . . . . . . . . . . . . . . . . .723
23.4.20Slave mode – combined reset + trigger mode (TIM15 only) . . . . . . . . . . . . . . . .725
23.4.21DMA burst mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .725
23.4.22Timer synchronization (TIM15) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .727
23.4.23Using timer output as trigger for other timers (TIM16/TIM17) . . . . . . . . . . . . . .727
23.4.24Debug mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .727
23.5TIM15 registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .728
23.5.1TIM15 control register 1 (TIM15_CR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .728
23.5.2TIM15 control register 2 (TIM15_CR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .729
23.5.3TIM15 slave mode control register (TIM15_SMCR) . . . . . . . . . . . . . . . . . . . . . . .731
23.5.4TIM15 DMA/interrupt enable register (TIM15_DIER) . . . . . . . . . . . . . . . . . . . . . .732
23.5.5TIM15 status register (TIM15_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .733
23.5.6TIM15 event generation register (TIM15_EGR) . . . . . . . . . . . . . . . . . . . . . . . . . .735
23.5.7TIM15 capture/compare mode register 1 (TIM15_CCMR1) . . . . . . . . . . . . . . . . .736
23.5.8TIM15 capture/compare mode register 1 [alternate]
(TIM15_CCMR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .		737
23.5.9TIM15 capture/compare enable register (TIM15_CCER) . . . . . . . . . . . . . . . . . . .740
23.5.10TIM15 counter (TIM15_CNT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .743
23.5.11TIM15 prescaler (TIM15_PSC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .743
23.5.12TIM15 auto-reload register (TIM15_ARR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .743
23.5.13TIM15 repetition counter register (TIM15_RCR) . . . . . . . . . . . . . . . . . . . . . . . . . .744
23.5.14TIM15 capture/compare register 1 (TIM15_CCR1) . . . . . . . . . . . . . . . . . . . . . . . .744
23.5.15TIM15 capture/compare register 2 (TIM15_CCR2) . . . . . . . . . . . . . . . . . . . . . . . .745
23.5.16TIM15 break and dead-time register (TIM15_BDTR) . . . . . . . . . . . . . . . . . . . . . .745
23.5.17TIM15 DMA control register (TIM15_DCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .747
23.5.18TIM15 DMA address for full transfer (TIM15_DMAR) . . . . . . . . . . . . . . . . . . . . . .748
23.5.19TIM15 register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .748
23.6TIM16/TIM17 registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .751
23.6.1TIMx control register 1 (TIMx_CR1)(x = 16 to 17) . . . . . . . . . . . . . . . . . . . . . . . .751
23.6.2TIMx control register 2 (TIMx_CR2)(x = 16 to 17) . . . . . . . . . . . . . . . . . . . . . . . .752
23.6.3TIMx DMA/interrupt enable register (TIMx_DIER)(x = 16 to 17) . . . . .753
23.6.4TIMx status register (TIMx_SR)(x = 16 to 17) . . . . .754
23.6.5TIMx event generation register (TIMx_EGR)(x = 16 to 17) . . . . .755
23.6.6TIMx capture/compare mode register 1
(TIMx_CCMR1)(x = 16 to 17) . . . . .		756
23.6.7TIMx capture/compare mode register 1 [alternate]
(TIMx_CCMR1)(x = 16 to 17) . . . . .		757
23.6.8TIMx capture/compare enable register (TIMx_CCER)(x = 16 to 17) . . .759
23.6.9TIMx counter (TIMx_CNT)(x = 16 to 17) . . . . .761
23.6.10TIMx prescaler (TIMx_PSC)(x = 16 to 17) . . . . .762
23.6.11TIMx auto-reload register (TIMx_ARR)(x = 16 to 17) . . . . .762
23.6.12TIMx repetition counter register (TIMx_RCR)(x = 16 to 17) . . . . .763
23.6.13TIMx capture/compare register 1 (TIMx_CCR1)(x = 16 to 17) . . . . .763
23.6.14TIMx break and dead-time register (TIMx_BDTR)(x = 16 to 17) . . . . .764
23.6.15TIMx DMA control register (TIMx_DCR)(x = 16 to 17) . . . . .766
23.6.16TIMx DMA address for full transfer (TIMx_DMAR)(x = 16 to 17) . . . . .766
23.6.17TIM16 option register (TIM16_OR) . . . . .767
23.6.18TIM16/TIM17 register map . . . . .768
24Infrared interface (IRTIM) . . . . .770
25Independent watchdog (IWDG) . . . . .771
25.1Introduction . . . . .771
25.2IWDG main features . . . . .771
25.3IWDG functional description . . . . .771
25.3.1IWDG block diagram . . . . .771
25.3.2Window option . . . . .772
25.3.3Hardware watchdog . . . . .773
25.3.4Register access protection . . . . .773
25.3.5Debug mode . . . . .773
25.4IWDG registers . . . . .774
25.4.1IWDG key register (IWDG_KR) . . . . .774
25.4.2IWDG prescaler register (IWDG_PR) . . . . .775
25.4.3IWDG reload register (IWDG_RLR) . . . . .776
25.4.4IWDG status register (IWDG_SR) . . . . .777
25.4.5IWDG window register (IWDG_WINR) . . . . .778
25.4.6IWDG register map . . . . .779
26System window watchdog (WWDG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 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27.4RTC low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 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Table 1.Available features related to each product . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .44
Table 2.STM32F303xB/C and STM32F358xC peripheral register boundary addresses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 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Table 142.I2C implementation . . . . .831
Table 143.I2C input/output pins . . . . .832
Table 144.I2C internal input/output signals . . . . .833
Table 145.Comparison of analog and digital filters . . . . .835
Table 146.I 2 C-bus and SMBus specification data setup and hold times . . . . .837
Table 147.I2C configuration. . . . .841
Table 148.I 2 C-bus and SMBus specification clock timings . . . . .852
Table 149.Timing settings for f I2CCLK of 8 MHz. . . . .862
Table 150.Timing settings for f I2CCLK of 16 MHz. . . . .862
Table 151.Timing settings for f I2CCLK of 48 MHz. . . . .863
Table 152.SMBus timeout specifications . . . . .865
Table 153.SMBus with PEC configuration . . . . .866
Table 154.TIMEOUTA[11:0] for maximum t TIMEOUT of 25 ms. . . . .868
Table 155.TIMEOUTB[11:0] for maximum t LOW:SEXT and t LOW:MEXT of 8 ms . . . . .868
Table 156.TIMEOUTA[11:0] for maximum t DLE of 50 µs . . . . .868
Table 157.Effect of low-power modes to I2C. . . . .878
Table 158.I2C interrupt requests . . . . .878
Table 159.I2C register map and reset values . . . . .893
Table 160.STM32F3xx USART features . . . . .896
Table 161.Noise detection from sampled data . . . . .908
Table 162.Error calculation for programmed baud rates at f CK = 72MHz in both cases of oversampling by 16 or by 8. . . . .911
Table 163.Tolerance of the USART receiver when BRR [3:0] = 0000. . . . .913
Table 164.Tolerance of the USART receiver when BRR [3:0] is different from 0000 . . . . .913
Table 165.Frame formats . . . . .917
Table 166.Effect of low-power modes on the USART . . . . .936
Table 167.USART interrupt requests. . . . .936
Table 168.USART register map and reset values . . . . .959
Table 169.STM32F303x6/8 and STM32F328x8 SPI/I2S implementation . . . . .962
Table 170.STM32F303xB/C/D/E, STM32F358xC and STM32F398xE SPI and SPI/I2S implementation . . . . .963
Table 171.SPI interrupt requests . . . . .987
Table 172.Audio-frequency precision using standard 8 MHz HSE . . . . .1001
Table 173.I2S interrupt requests . . . . .1007
Table 174.SPI/I2S register map and reset values . . . . .1018
Table 175.Transmit mailbox mapping . . . . .1033
Table 176.Receive mailbox mapping. . . . .1033
Table 177.bxCAN register map and reset values . . . . .1058
Table 178.STM32F3xx USB implementation . . . . .1062
Table 179.Double-buffering buffer flag definition. . . . .1072
Table 180.Bulk double-buffering memory buffers usage . . . . .1072
Table 181.Isochronous memory buffers usage . . . . .1074
Table 182.Resume event detection . . . . .1076
Table 183.Reception status encoding . . . . .1087
Table 184.Endpoint type encoding . . . . .1087
Table 185.Endpoint kind meaning . . . . .1087
Table 186.Transmission status encoding . . . . .1088
Table 187.Definition of allocated buffer memory . . . . .1091
Table 188.USB register map and reset values . . . . .1093
Table 189.SWJ debug port pins . . . . .1098
Table 190.Flexible SWJ-DP pin assignment . . . . .1098
Table 191.JTAG debug port data registers . . . . .1102
Table 192.32-bit debug port registers addressed through the shifted value A[3:2] . . . . .1103
Table 193.Packet request (8-bits) . . . . .1104
Table 194.ACK response (3 bits). . . . .1105
Table 195.DATA transfer (33 bits). . . . .1105
Table 196.SW-DP registers . . . . .1106
Table 197.Cortex-M4 ® F AHB-AP registers . . . . .1108
Table 198.Core debug registers . . . . .1108
Table 199.Main ITM registers . . . . .1111
Table 200.Main ETM registers. . . . .1112
Table 201.Asynchronous TRACE pin assignment. . . . .1119
Table 202.Synchronous TRACE pin assignment . . . . .1120
Table 203.Flexible TRACE pin assignment. . . . .1120
Table 204.Important TPIU registers. . . . .1124
Table 205.DBG register map and reset values . . . . .1125
Table 206.Document revision history . . . . .1129

List of figures

Figure 1.STM32F303xB/C and STM32F358xC system architecture . . . . .50
Figure 2.STM32F303x6/8 and STM32F328x8 system architecture . . . . .50
Figure 3.STM32F303xDxE and STM32F398xE system architecture . . . . .51
Figure 4.Programming procedure . . . . .72
Figure 5.Flash memory Page Erase procedure . . . . .74
Figure 6.Flash memory Mass Erase procedure . . . . .75
Figure 7.CRC calculation unit block diagram . . . . .91
Figure 8.Power supply overview (STM32F303x devices). . . . .97
Figure 9.Power supply overview (STM32F3x8 devices). . . . .98
Figure 10.Power on reset/power down reset waveform . . . . .101
Figure 11.PVD thresholds . . . . .102
Figure 12.Simplified diagram of the reset circuit. . . . .126
Figure 13.STM32F303xB/C and STM32F358xC clock tree . . . . .128
Figure 14.STM32F303xDxE and STM32F398xE clock tree . . . . .129
Figure 15.STM32F303x6/8 and STM32F328x8 clock tree . . . . .130
Figure 16.HSE/ LSE clock sources. . . . .131
Figure 17.Frequency measurement with TIM16 in capture mode. . . . .137
Figure 18.FMC block diagram. . . . .171
Figure 19.FMC memory banks . . . . .174
Figure 20.Mode 1 read access waveforms . . . . .181
Figure 21.Mode 1 write access waveforms. . . . .182
Figure 22.Mode A read access waveforms. . . . .184
Figure 23.Mode A write access waveforms . . . . .184
Figure 24.Mode 2 and mode B read access waveforms. . . . .186
Figure 25.Mode 2 write access waveforms. . . . .187
Figure 26.Mode B write access waveforms . . . . .187
Figure 27.Mode C read access waveforms . . . . .189
Figure 28.Mode C write access waveforms . . . . .190
Figure 29.Mode D read access waveforms . . . . .192
Figure 30.Mode D write access waveforms . . . . .192
Figure 31.Muxed read access waveforms . . . . .194
Figure 32.Muxed write access waveforms . . . . .195
Figure 33.Asynchronous wait during a read access waveforms . . . . .197
Figure 34.Asynchronous wait during a write access waveforms. . . . .198
Figure 35.Wait configuration waveforms. . . . .200
Figure 36.Synchronous multiplexed read mode waveforms - NOR, PSRAM (CRAM). . . . .201
Figure 37.Synchronous multiplexed write mode waveforms - PSRAM (CRAM). . . . .203
Figure 38.NAND flash/PC Card controller waveforms for common memory access . . . . .216
Figure 39.Access to non 'CE don't care' NAND-flash. . . . .217
Figure 40.Basic structure of an I/O port bit . . . . .231
Figure 41.Basic structure of a 5-Volt tolerant I/O port bit . . . . .231
Figure 42.Input floating / pull up / pull down configurations . . . . .236
Figure 43.Output configuration . . . . .237
Figure 44.Alternate function configuration . . . . .238
Figure 45.High impedance-analog configuration . . . . .238
Figure 46.DMA1 request mapping on STM32F303xB/C/D/E, STM32F358xC
and STM32F398xE devices . . . . .		266
Figure 47.DMA1 request mapping on STM32F303x6/8 and STM32F328x8 devices. . . . .267
Figure 48.DMA2 request mapping on STM32F303xB/C/D/E, STM32F358xC and STM32F398xE devices . . . . .270
Figure 49.DMA block diagram . . . . .272
Figure 50.External interrupt/event block diagram . . . . .299
Figure 51.External interrupt/event GPIO mapping . . . . .301
Figure 52.ADC block diagram . . . . .314
Figure 53.ADC clock scheme . . . . .317
Figure 54.ADC1 and ADC2 connectivity . . . . .318
Figure 55.ADC3 & ADC4 connectivity . . . . .320
Figure 56.ADC calibration. . . . .323
Figure 57.Updating the ADC calibration factor . . . . .324
Figure 58.Mixing single-ended and differential channels . . . . .324
Figure 59.Enabling / Disabling the ADC . . . . .325
Figure 60.Analog to digital conversion time . . . . .330
Figure 61.Stopping ongoing regular conversions . . . . .331
Figure 62.Stopping ongoing regular and injected conversions . . . . .332
Figure 63.Triggers are shared between ADC master & ADC slave . . . . .333
Figure 64.Injected conversion latency . . . . .337
Figure 65.Example of JSQR queue of context (sequence change) . . . . .340
Figure 66.Example of JSQR queue of context (trigger change) . . . . .340
Figure 67.Example of JSQR queue of context with overflow before conversion . . . . .341
Figure 68.Example of JSQR queue of context with overflow during conversion . . . . .341
Figure 69.Example of JSQR queue of context with empty queue (case JQM=0). . . . .342
Figure 70.Example of JSQR queue of context with empty queue (case JQM=1). . . . .343
Figure 71.Flushing JSQR queue of context by setting JADSTP=1 (JQM=0).
Case when JADSTP occurs during an ongoing conversion. . . . .		343
Figure 72.Flushing JSQR queue of context by setting JADSTP=1 (JQM=0).
Case when JADSTP occurs during an ongoing conversion and a new trigger occurs. . . . .		344
Figure 73.Flushing JSQR queue of context by setting JADSTP=1 (JQM=0).
Case when JADSTP occurs outside an ongoing conversion . . . . .		344
Figure 74.Flushing JSQR queue of context by setting JADSTP=1 (JQM=1) . . . . .345
Figure 75.Flushing JSQR queue of context by setting ADDIS=1 (JQM=0). . . . .345
Figure 76.Flushing JSQR queue of context by setting ADDIS=1 (JQM=1). . . . .346
Figure 77.Example of JSQR queue of context when changing SW and HW triggers. . . . .346
Figure 78.Single conversions of a sequence, software trigger . . . . .348
Figure 79.Continuous conversion of a sequence, software trigger. . . . .348
Figure 80.Single conversions of a sequence, hardware trigger . . . . .349
Figure 81.Continuous conversions of a sequence, hardware trigger . . . . .349
Figure 82.Right alignment (offset disabled, unsigned value) . . . . .351
Figure 83.Right alignment (offset enabled, signed value). . . . .351
Figure 84.Left alignment (offset disabled, unsigned value) . . . . .352
Figure 85.Left alignment (offset enabled, signed value). . . . .352
Figure 86.Example of overrun (OVR) . . . . .353
Figure 87.AUTODLY=1, regular conversion in continuous mode, software trigger . . . . .356
Figure 88.AUTODLY=1, regular HW conversions interrupted by injected conversions (DISCEN=0; JDISCEN=0) . . . . .357
Figure 89.AUTODLY=1, regular HW conversions interrupted by injected conversions (DISCEN=1, JDISCEN=1) . . . . .358
Figure 90.AUTODLY=1, regular continuous conversions interrupted by injected conversions . . . . .359
Figure 91.AUTODLY=1 in auto- injected mode (JAUTO=1). . . . .359
Figure 92.Analog watchdog's guarded area . . . . .360
Figure 93.ADC y _AWD x _OUT signal generation (on all regular channels) . . . . .362
Figure 94.ADC y _AWD x _OUT signal generation (AWD x flag not cleared by SW) . . . . .363
Figure 95.ADC y _AWD x _OUT signal generation (on a single regular channel) . . . . .363
Figure 96.ADC y _AWD x _OUT signal generation (on all injected channels) . . . . .363
Figure 97.Dual ADC block diagram (1) . . . . .365
Figure 98.Injected simultaneous mode on 4 channels: dual ADC mode . . . . .366
Figure 99.Regular simultaneous mode on 16 channels: dual ADC mode . . . . .368
Figure 100.Interleaved mode on one channel in continuous conversion mode: dual ADC mode. . . . .370
Figure 101.Interleaved mode on one channel in single conversion mode: dual ADC mode. . . . .370
Figure 102.Interleaved conversion with injection . . . . .371
Figure 103.Alternate trigger: injected group of each ADC . . . . .372
Figure 104.Alternate trigger: 4 injected channels (each ADC) in discontinuous mode. . . . .373
Figure 105.Alternate + regular simultaneous . . . . .374
Figure 106.Case of trigger occurring during injected conversion . . . . .374
Figure 107.DMA Requests in regular simultaneous mode when MDMA=0b00 . . . . .375
Figure 108.DMA requests in regular simultaneous mode when MDMA=0b10 . . . . .376
Figure 109.DMA requests in interleaved mode when MDMA=0b10 . . . . .376
Figure 110.Temperature sensor channel block diagram . . . . .378
Figure 111.VBAT channel block diagram . . . . .380
Figure 112.VREFINT channel block diagram . . . . .380
Figure 113.DAC1 block diagram . . . . .421
Figure 114.DAC2 block diagram (only on STM32F303x6/8 and STM32F328) . . . . .422
Figure 115.Data registers in single DAC channel mode . . . . .423
Figure 116.Timing diagram for conversion with trigger disabled TEN = 0 . . . . .424
Figure 117.Data registers in dual DAC channel mode . . . . .426
Figure 118.DAC LFSR register calculation algorithm . . . . .431
Figure 119.DAC conversion (SW trigger enabled) with LFSR wave generation. . . . .431
Figure 120.DAC triangle wave generation . . . . .432
Figure 121.DAC conversion (SW trigger enabled) with triangle wave generation . . . . .432
Figure 122.Comparator 1 and 2 block diagrams (STM32F303xB/C/D/E, STM32F358xC and STM32F398xE) . . . . .447
Figure 123.STM32F303xB/C/D/E, STM32F358xC and STM32F398xE comparator 7 block diagram . . . . .448
Figure 124.STM32F303x6/8 and STM32F328x8 comparators 2/4/6 block diagrams. . . . .448
Figure 125.Comparator hysteresis . . . . .451
Figure 126.Comparator output blanking . . . . .452
Figure 127.STM32F303xB/C/D/E, STM32F358xC and STM32F398xE Comparators and operational amplifiers interconnections (part 1). . . . .474
Figure 128.STM32F303xB/C/D/E and STM32F358xC comparators and operational amplifiers interconnections (part 2 ). . . . .475
Figure 129.STM32F303x6/8 and STM32F328x8 comparator and operational amplifier connections . . . . .476
Figure 130.Timer controlled Multiplexer mode . . . . .478
Figure 131.Standalone mode: external gain setting mode . . . . .479
Figure 132.Follower configuration. . . . .480
Figure 133.PGA mode, internal gain setting (x2/x4/x8/x16), inverting input not used . . . . .481
Figure 134.PGA mode, internal gain setting (x2/x4/x8/x16), inverting input used for filtering . . . . .481
Figure 135.TSC block diagram . . . . .494
Figure 136.Surface charge transfer analog I/O group structure . . . . .495
Figure 137.Sampling capacitor voltage variation . . . . .496
Figure 138.Charge transfer acquisition sequence . . . . .497
Figure 139. Spread spectrum variation principle . . . . .499
Figure 140. Advanced-control timer block diagram . . . . .513
Figure 141. Counter timing diagram with prescaler division change from 1 to 2 . . . . .516
Figure 142. Counter timing diagram with prescaler division change from 1 to 4 . . . . .516
Figure 143. Counter timing diagram, internal clock divided by 1 . . . . .518
Figure 144. Counter timing diagram, internal clock divided by 2 . . . . .518
Figure 145. Counter timing diagram, internal clock divided by 4 . . . . .519
Figure 146. Counter timing diagram, internal clock divided by N . . . . .519
Figure 147. Counter timing diagram, update event when ARPE=0 (TIMx_ARR not preloaded) . . . . .520
Figure 148. Counter timing diagram, update event when ARPE=1 (TIMx_ARR preloaded) . . . . .520
Figure 149. Counter timing diagram, internal clock divided by 1 . . . . .522
Figure 150. Counter timing diagram, internal clock divided by 2 . . . . .522
Figure 151. Counter timing diagram, internal clock divided by 4 . . . . .523
Figure 152. Counter timing diagram, internal clock divided by N . . . . .523
Figure 153. Counter timing diagram, update event when repetition counter is not used . . . . .524
Figure 154. Counter timing diagram, internal clock divided by 1, TIMx_ARR = 0x6 . . . . .525
Figure 155. Counter timing diagram, internal clock divided by 2 . . . . .526
Figure 156. Counter timing diagram, internal clock divided by 4, TIMx_ARR=0x36 . . . . .526
Figure 157. Counter timing diagram, internal clock divided by N . . . . .527
Figure 158. Counter timing diagram, update event with ARPE=1 (counter underflow) . . . . .527
Figure 159. Counter timing diagram, Update event with ARPE=1 (counter overflow) . . . . .528
Figure 160. Update rate examples depending on mode and TIMx_RCR register settings . . . . .529
Figure 161. External trigger input block . . . . .530
Figure 162. Control circuit in normal mode, internal clock divided by 1 . . . . .531
Figure 163. TI2 external clock connection example . . . . .532
Figure 164. Control circuit in external clock mode 1 . . . . .533
Figure 165. External trigger input block . . . . .533
Figure 166. Control circuit in external clock mode 2 . . . . .534
Figure 167. Capture/compare channel (example: channel 1 input stage) . . . . .535
Figure 168. Capture/compare channel 1 main circuit . . . . .536
Figure 169. Output stage of capture/compare channel (channel 1, idem ch. 2 and 3) . . . . .536
Figure 170. Output stage of capture/compare channel (channel 4) . . . . .537
Figure 171. Output stage of capture/compare channel (channel 5, idem ch. 6) . . . . .537
Figure 172. PWM input mode timing . . . . .539
Figure 173. Output compare mode, toggle on OC1 . . . . .541
Figure 174. Edge-aligned PWM waveforms (ARR=8) . . . . .542
Figure 175. Center-aligned PWM waveforms (ARR=8) . . . . .543
Figure 176. Generation of 2 phase-shifted PWM signals with 50% duty cycle . . . . .545
Figure 177. Combined PWM mode on channel 1 and 3 . . . . .546
Figure 178. 3-phase combined PWM signals with multiple trigger pulses per period . . . . .547
Figure 179. Complementary output with dead-time insertion . . . . .548
Figure 180. Dead-time waveforms with delay greater than the negative pulse . . . . .548
Figure 181. Dead-time waveforms with delay greater than the positive pulse . . . . .549
Figure 182. Various output behavior in response to a break event on BKIN (OSSI = 1) . . . . .553
Figure 183. PWM output state following BKIN and BKIN2 pins assertion (OSSI=1) . . . . .554
Figure 184. PWM output state following BKIN assertion (OSSI=0) . . . . .555
Figure 185. Clearing TIMx_OCxREF . . . . .556
Figure 186. 6-step generation, COM example (OSSR=1) . . . . .557
Figure 187. Example of one pulse mode . . . . .558
Figure 188. Retriggerable one pulse mode . . . . .560
Figure 189. Example of counter operation in encoder interface mode . . . . .561
Figure 190. Example of encoder interface mode with TI1FP1 polarity inverted . . . . .562
Figure 191.Measuring time interval between edges on 3 signals . . . . .563
Figure 192.Example of Hall sensor interface . . . . .565
Figure 193.Control circuit in reset mode . . . . .566
Figure 194.Control circuit in Gated mode . . . . .567
Figure 195.Control circuit in trigger mode . . . . .568
Figure 196.Control circuit in external clock mode 2 + trigger mode . . . . .569
Figure 197.General-purpose timer block diagram . . . . .609
Figure 198.Counter timing diagram with prescaler division change from 1 to 2 . . . . .611
Figure 199.Counter timing diagram with prescaler division change from 1 to 4 . . . . .611
Figure 200.Counter timing diagram, internal clock divided by 1 . . . . .612
Figure 201.Counter timing diagram, internal clock divided by 2 . . . . .613
Figure 202.Counter timing diagram, internal clock divided by 4 . . . . .613
Figure 203.Counter timing diagram, internal clock divided by N . . . . .614
Figure 204.Counter timing diagram, Update event when ARPE=0 (TIMx_ARR not preloaded). . . . .614
Figure 205.Counter timing diagram, Update event when ARPE=1 (TIMx_ARR preloaded). . . . .615
Figure 206.Counter timing diagram, internal clock divided by 1 . . . . .616
Figure 207.Counter timing diagram, internal clock divided by 2 . . . . .616
Figure 208.Counter timing diagram, internal clock divided by 4 . . . . .617
Figure 209.Counter timing diagram, internal clock divided by N . . . . .617
Figure 210.Counter timing diagram, Update event . . . . .618
Figure 211.Counter timing diagram, internal clock divided by 1, TIMx_ARR=0x6 . . . . .619
Figure 212.Counter timing diagram, internal clock divided by 2 . . . . .620
Figure 213.Counter timing diagram, internal clock divided by 4, TIMx_ARR=0x36 . . . . .620
Figure 214.Counter timing diagram, internal clock divided by N . . . . .621
Figure 215.Counter timing diagram, Update event with ARPE=1 (counter underflow). . . . .621
Figure 216.Counter timing diagram, Update event with ARPE=1 (counter overflow). . . . .622
Figure 217.Control circuit in normal mode, internal clock divided by 1 . . . . .623
Figure 218.TI2 external clock connection example. . . . .623
Figure 219.Control circuit in external clock mode 1 . . . . .624
Figure 220.External trigger input block . . . . .625
Figure 221.Control circuit in external clock mode 2 . . . . .626
Figure 222.Capture/Compare channel (example: channel 1 input stage) . . . . .627
Figure 223.Capture/Compare channel 1 main circuit . . . . .627
Figure 224.Output stage of Capture/Compare channel (channel 1). . . . .628
Figure 225.PWM input mode timing . . . . .630
Figure 226.Output compare mode, toggle on OC1 . . . . .632
Figure 227.Edge-aligned PWM waveforms (ARR=8). . . . .633
Figure 228.Center-aligned PWM waveforms (ARR=8). . . . .634
Figure 229.Generation of 2 phase-shifted PWM signals with 50% duty cycle . . . . .635
Figure 230.Combined PWM mode on channels 1 and 3 . . . . .637
Figure 231.Clearing TIMx_OCxREF . . . . .638
Figure 232.Example of one-pulse mode. . . . .639
Figure 233.Retriggerable one-pulse mode . . . . .641
Figure 234.Example of counter operation in encoder interface mode . . . . .642
Figure 235.Example of encoder interface mode with TI1FP1 polarity inverted . . . . .643
Figure 236.Control circuit in reset mode . . . . .644
Figure 237.Control circuit in gated mode . . . . .645
Figure 238.Control circuit in trigger mode . . . . .646
Figure 239.Control circuit in external clock mode 2 + trigger mode . . . . .647
Figure 240.Master/Slave timer example . . . . .648
Figure 241.Master/slave connection example with 1 channel only timers . . . . .648
Figure 242.Gating TIM2 with OC1REF of TIM3 . . . . .649
Figure 243.Gating TIM2 with Enable of TIM3 . . . . .650
Figure 244.Triggering TIM2 with update of TIM3 . . . . .651
Figure 245.Triggering TIM2 with Enable of TIM3 . . . . .651
Figure 246.Triggering TIM3 and TIM2 with TIM3 TI1 input. . . . .652
Figure 247.Basic timer block diagram. . . . .678
Figure 248.Counter timing diagram with prescaler division change from 1 to 2 . . . . .680
Figure 249.Counter timing diagram with prescaler division change from 1 to 4 . . . . .680
Figure 250.Counter timing diagram, internal clock divided by 1 . . . . .681
Figure 251.Counter timing diagram, internal clock divided by 2 . . . . .682
Figure 252.Counter timing diagram, internal clock divided by 4 . . . . .682
Figure 253.Counter timing diagram, internal clock divided by N . . . . .683
Figure 254.Counter timing diagram, update event when ARPE = 0 (TIMx_ARR not preloaded). . . . .683
Figure 255.Counter timing diagram, update event when ARPE=1 (TIMx_ARR preloaded). . . . .684
Figure 256.Control circuit in normal mode, internal clock divided by 1 . . . . .685
Figure 257.TIM15 block diagram . . . . .693
Figure 258.TIM16/TIM17 block diagram . . . . .694
Figure 259.Counter timing diagram with prescaler division change from 1 to 2 . . . . .696
Figure 260.Counter timing diagram with prescaler division change from 1 to 4 . . . . .696
Figure 261.Counter timing diagram, internal clock divided by 1 . . . . .698
Figure 262.Counter timing diagram, internal clock divided by 2 . . . . .698
Figure 263.Counter timing diagram, internal clock divided by 4 . . . . .699
Figure 264.Counter timing diagram, internal clock divided by N . . . . .699
Figure 265.Counter timing diagram, update event when ARPE=0 (TIMx_ARR not preloaded). . . . .700
Figure 266.Counter timing diagram, update event when ARPE=1 (TIMx_ARR preloaded). . . . .700
Figure 267.Update rate examples depending on mode and TIMx_RCR register settings . . . . .702
Figure 268.Control circuit in normal mode, internal clock divided by 1 . . . . .703
Figure 269.TI2 external clock connection example. . . . .703
Figure 270.Control circuit in external clock mode 1 . . . . .704
Figure 271.Capture/compare channel (example: channel 1 input stage). . . . .705
Figure 272.Capture/compare channel 1 main circuit . . . . .705
Figure 273.Output stage of capture/compare channel (channel 1). . . . .706
Figure 274.Output stage of capture/compare channel (channel 2 for TIM15) . . . . .706
Figure 275.PWM input mode timing . . . . .708
Figure 276.Output compare mode, toggle on OC1 . . . . .710
Figure 277.Edge-aligned PWM waveforms (ARR=8) . . . . .711
Figure 278.Combined PWM mode on channel 1 and 2 . . . . .712
Figure 279.Complementary output with dead-time insertion. . . . .713
Figure 280.Dead-time waveforms with delay greater than the negative pulse. . . . .713
Figure 281.Dead-time waveforms with delay greater than the positive pulse. . . . .714
Figure 282.Output behavior in response to a break . . . . .717
Figure 283.6-step generation, COM example (OSSR=1) . . . . .718
Figure 284.Example of one pulse mode . . . . .719
Figure 285.Retriggerable one pulse mode . . . . .721
Figure 286.Measuring time interval between edges on 2 signals. . . . .722
Figure 287.Control circuit in reset mode . . . . .723
Figure 288.Control circuit in gated mode . . . . .724
Figure 289.Control circuit in trigger mode . . . . .725
Figure 290.IRTIM internal hardware connections with TIM16 and TIM17 . . . . .770
Figure 291. Independent watchdog block diagram . . . . .771
Figure 292. Watchdog block diagram . . . . .781
Figure 293. Window watchdog timing diagram . . . . .782
Figure 294. RTC block diagram . . . . .788
Figure 295. Block diagram . . . . .832
Figure 296. I 2 C-bus protocol . . . . .834
Figure 297. Setup and hold timings . . . . .836
Figure 298. I2C initialization flow . . . . .838
Figure 299. Data reception . . . . .839
Figure 300. Data transmission . . . . .840
Figure 301. Slave initialization flow . . . . .843
Figure 302. Transfer sequence flow for I2C slave transmitter, NOSTRETCH = 0 . . . . .845
Figure 303. Transfer sequence flow for I2C slave transmitter, NOSTRETCH = 1 . . . . .846
Figure 304. Transfer bus diagrams for I2C slave transmitter (mandatory events only) . . . . .847
Figure 305. Transfer sequence flow for I2C slave receiver, NOSTRETCH = 0 . . . . .848
Figure 306. Transfer sequence flow for I2C slave receiver, NOSTRETCH = 1 . . . . .849
Figure 307. Transfer bus diagrams for I2C slave receiver
(mandatory events only) . . . . .		849
Figure 308. Master clock generation . . . . .851
Figure 309. Master initialization flow . . . . .853
Figure 310. 10-bit address read access with HEAD10R = 0 . . . . .853
Figure 311. 10-bit address read access with HEAD10R = 1 . . . . .854
Figure 312. Transfer sequence flow for I2C master transmitter, N ≤ 255 bytes. . . . .855
Figure 313. Transfer sequence flow for I2C master transmitter, N > 255 bytes . . . . .856
Figure 314. Transfer bus diagrams for I2C master transmitter
(mandatory events only) . . . . .		857
Figure 315. Transfer sequence flow for I2C master receiver, N ≤ 255 bytes . . . . .859
Figure 316. Transfer sequence flow for I2C master receiver, N > 255 bytes. . . . .860
Figure 317. Transfer bus diagrams for I2C master receiver
(mandatory events only) . . . . .		861
Figure 318. Timeout intervals for t LOW:SEXT , t LOW:MEXT . . . . .865
Figure 319. Transfer sequence flow for SMBus slave transmitter N bytes + PEC. . . . .869
Figure 320. Transfer bus diagram for SMBus slave transmitter (SBC = 1) . . . . .869
Figure 321. Transfer sequence flow for SMBus slave receiver N bytes + PEC. . . . .871
Figure 322. Bus transfer diagrams for SMBus slave receiver (SBC = 1). . . . .872
Figure 323. Bus transfer diagrams for SMBus master transmitter. . . . .873
Figure 324. Bus transfer diagrams for SMBus master receiver . . . . .875
Figure 325. USART block diagram . . . . .898
Figure 326. Word length programming . . . . .900
Figure 327. Configurable stop bits . . . . .902
Figure 328. TC/TXE behavior when transmitting . . . . .903
Figure 329. Start bit detection when oversampling by 16 or 8. . . . .904
Figure 330. Data sampling when oversampling by 16. . . . .908
Figure 331. Data sampling when oversampling by 8. . . . .908
Figure 332. Mute mode using Idle line detection . . . . .915
Figure 333. Mute mode using address mark detection . . . . .916
Figure 334. Break detection in LIN mode (11-bit break length - LBDL bit is set). . . . .919
Figure 335. Break detection in LIN mode vs. Framing error detection. . . . .920
Figure 336. USART example of synchronous transmission. . . . .921
Figure 337. USART data clock timing diagram (M bits = 00). . . . .921
Figure 338. USART data clock timing diagram (M bits = 01) . . . . .922
Figure 339. RX data setup/hold time . . . . .922
Figure 340. ISO 7816-3 asynchronous protocol . . . . .924
Figure 341. Parity error detection using the 1.5 stop bits . . . . .925
Figure 342. IrDA SIR ENDEC- block diagram . . . . .929
Figure 343. IrDA data modulation (3/16) - normal mode . . . . .929
Figure 344. Transmission using DMA . . . . .931
Figure 345. Reception using DMA . . . . .932
Figure 346. Hardware flow control between 2 USARTs . . . . .932
Figure 347. RS232 RTS flow control . . . . .933
Figure 348. RS232 CTS flow control . . . . .934
Figure 349. USART interrupt mapping diagram . . . . .937
Figure 350. SPI block diagram. . . . .963
Figure 351. Full-duplex single master/ single slave application. . . . .964
Figure 352. Half-duplex single master/ single slave application . . . . .965
Figure 353. Simplex single master/single slave application (master in transmit-only/
slave in receive-only mode) . . . . .		966
Figure 354. Master and three independent slaves. . . . .967
Figure 355. Multimaster application . . . . .968
Figure 356. Hardware/software slave select management . . . . .969
Figure 357. Data clock timing diagram . . . . .970
Figure 358. Data alignment when data length is not equal to 8-bit or 16-bit . . . . .971
Figure 359. Packing data in FIFO for transmission and reception. . . . .975
Figure 360. Master full-duplex communication . . . . .978
Figure 361. Slave full-duplex communication . . . . .979
Figure 362. Master full-duplex communication with CRC . . . . .980
Figure 363. Master full-duplex communication in packed mode . . . . .981
Figure 364. NSSP pulse generation in Motorola SPI master mode. . . . .984
Figure 365. TI mode transfer . . . . .985
Figure 366. I2S block diagram . . . . .988
Figure 367. I2S full-duplex block diagram . . . . .990
Figure 368. I 2 S Philips protocol waveforms (16/32-bit full accuracy). . . . .991
Figure 369. I 2 S Philips standard waveforms (24-bit frame) . . . . .991
Figure 370. Transmitting 0x8EAA33 . . . . .992
Figure 371. Receiving 0x8EAA33 . . . . .992
Figure 372. I 2 S Philips standard (16-bit extended to 32-bit packet frame) . . . . .992
Figure 373. Example of 16-bit data frame extended to 32-bit channel frame . . . . .992
Figure 374. MSB Justified 16-bit or 32-bit full-accuracy length . . . . .993
Figure 375. MSB justified 24-bit frame length . . . . .993
Figure 376. MSB justified 16-bit extended to 32-bit packet frame . . . . .994
Figure 377. LSB justified 16-bit or 32-bit full-accuracy . . . . .994
Figure 378. LSB justified 24-bit frame length. . . . .994
Figure 379. Operations required to transmit 0x3478AE. . . . .995
Figure 380. Operations required to receive 0x3478AE . . . . .995
Figure 381. LSB justified 16-bit extended to 32-bit packet frame . . . . .995
Figure 382. Example of 16-bit data frame extended to 32-bit channel frame . . . . .996
Figure 383. PCM standard waveforms (16-bit) . . . . .996
Figure 384. PCM standard waveforms (16-bit extended to 32-bit packet frame). . . . .997
Figure 385. Start sequence in master mode . . . . .998
Figure 386. Audio sampling frequency definition . . . . .999
Figure 387. I 2 S clock generator architecture . . . . .999
Figure 388. CAN network topology . . . . .1020
Figure 389. Single-CAN block diagram . . . . .1021
Figure 390. bxCAN operating modes. . . . .1023
Figure 391. bxCAN in silent mode . . . . .1024
Figure 392. bxCAN in Loop back mode . . . . .1024
Figure 393. bxCAN in combined mode . . . . .1025
Figure 394. Transmit mailbox states . . . . .1026
Figure 395. Receive FIFO states . . . . .1027
Figure 396. Filter bank scale configuration - Register organization . . . . .1030
Figure 397. Example of filter numbering . . . . .1031
Figure 398. Filtering mechanism example . . . . .1032
Figure 399. CAN error state diagram . . . . .1033
Figure 400. Bit timing . . . . .1035
Figure 401. CAN frames . . . . .1036
Figure 402. Event flags and interrupt generation . . . . .1037
Figure 403. CAN mailbox registers . . . . .1049
Figure 404. USB peripheral block diagram . . . . .1063
Figure 405. Packet buffer areas with examples of buffer description table locations . . . . .1068
Figure 406. Block diagram of STM32 MCU and
Cortex-M4 ® F-level debug support . . . . .		1095
Figure 407. SWJ debug port . . . . .1097
Figure 408. JTAG TAP connections . . . . .1101
Figure 409. TPIU block diagram . . . . .1119

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